Célula de Ensino evolução que gera resultados
Núcleo de Engenharia de Hardware, Arquitetura e Microeletrônica

Arquitetura Aberta RISC-V, Projeto de Processadores Pipelined e Tape-out ASIC com Ferramentas Open Source

O estudante desenvolverá a competência máxima em microarquitetura moderna, projetando um processador RISC-V do zero e executando o fluxo de design físico de circuito integrado (ASIC).

6 células 32h Avançado
🚀 Escada de Valor • Pacotes & Credit Upgrade (R$ 29,99 a R$ 199,99)

Jornada Executiva: Engenharia de Hardware, Arquitetura de Computadores & Microeletrônica

Do curso base em Engenharia de Hardware (R$ 29,99) ao Master Internacional em Arquitetura de Processadores & RISC-V (R$ 199,99).

🎯 1. Porta de Entrada (R$ 29,99) Inicie pela Trilha Start (R$ 29,99) com baixo atrito financeiro e domine os fundamentos globais na prática.
💳 2. Abatimento no Upgrade (Credit Upgrade) 100% dos R$ 29,99 investidos na Trilha Start viram crédito imediato (cupom CHE29) para abater nas Trilhas 2, 3, 4 ou 5!
🌍 3. Certificação Dupla (PT-BR & EN) + ODS Certificados emitidos em Português e Inglês com competências alinhadas aos ODS da ONU para seu perfil global no LinkedIn.
Alinhamento ONU / Agenda Pós-2030: ODS 9 (Indústria, Inovação e Infraestrutura) ODS 4 (Educação Superior de Qualidade) ODS 8 (Trabalho Decente) ODS 17 (Parcerias Globais)
Nível 1 • 6h

Engenharia de Hardware de Computador: De C e Assembly à Microarquitetura e Multicore (Start)

Programação C de baixo nível, ponteiros e pilha, linguagem assembly e código de máquina, sistemas de E/S com interrupções e MMIO, design digital combinatório e sequencial, ULA e caminho de dados do processador, pipeline com tratamento de hazards, hierarquias de memória cache (I-cache/D-cache) e virtual, Lei de Amdahl e paralelismo multicore.

R$ 29,99 Gera R$ 29,99 em crédito de upgrade
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Sugestões CdE

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Engenharia de Hardware de Computador: De C e Assembly à Microarquitetura e Multicore (Start) R$ 44,90
Núcleo de Engenharia de Hardware, Arquitetura e Microeletrônica

Engenharia de Hardware de Computador: De C e Assembly à Microarquitetura e Multicore (Start)

Domínio essencial sobre como um computador funciona e é construído nos níveis de hardware e software: programação em C de baixo nível (ponteiros, pilha, funções) e linguagem assembly/código de máquina; subsistemas de entrada e saída (E/S), temporizadores e interrupções mapeadas em memória (MMIO); design lógico digital (álgebra booleana, portas lógicas, multiplexadores, decodificadores, somadores, redes combinatórias, flip-flops e registradores); microarquitetura de processadores (ULA, caminho de dados, unidade de controle e pipeline com tratamento de hazards); hierarquias de memória (cache de instruções/dados e memória virtual com TLB); e fundamentos de processadores paralelos, Lei de Amdahl e sistemas multicore.

📚 6 células ⏱️ 6h Iniciante
Engenharia de Hardware e Microeletrônica no Brasil: Projetos de SoCs, Lei de TICs e Indústria de Semicondutores R$ 59,90
Núcleo de Engenharia de Hardware, Arquitetura e Microeletrônica

Engenharia de Hardware e Microeletrônica no Brasil: Projetos de SoCs, Lei de TICs e Indústria de Semicondutores

O ecossistema brasileiro de semicondutores e hardware: marcos regulatórios e incentivos fiscais (Lei de TICs e Programa PADIS), polos de inovação em microeletrônica (Campinas, Porto Alegre, Santa Rita do Sapucaí e Recife), projeto de Sistemas em Chip (SoC) com barramentos industriais (AMBA AXI/AHB), encapsulamento e teste de circuitos integrados no país e desenvolvimento de placas de circuito impresso (PCB) com conformidade nacional.

📚 6 células ⏱️ 16h Intermediário
Design de Circuitos Digitais com Verilog/VHDL, Síntese em FPGAs e Simulação com ModelSim/EDA R$ 69,90
Núcleo de Engenharia de Hardware, Arquitetura e Microeletrônica

Design de Circuitos Digitais com Verilog/VHDL, Síntese em FPGAs e Simulação com ModelSim/EDA

Desenvolvimento e síntese de hardware digital com linguagens de descrição (HDLs): modelagem RTL com SystemVerilog e VHDL, projeto de Máquinas de Estados Finitos (FSM Mealy e Moore), arquitetura interna de FPGAs (LUTs, DSP slices, Block RAMs e PLLs), análise de temporização estática (Static Timing Analysis - STA, tempos de setup e hold, fechamento de timing), e criação de testbenches avançados com asserções (SVA) para validação formal em simuladores EDA.

📚 6 células ⏱️ 24h Intermediário / Avançado
Jornada da trilha

Células de aprendizagem

1

Célula 01: A Arquitetura Aberta RISC-V: Conjunto de Instruções RV32I e Filosofia Modular

História e governança da RISC-V International, formatos de instrução (R, I, S, B, U, J), registradores x0-x31, modos de privilégio (Machine, Supervisor, User) e extensões modulares (RV32IMAC).

5h 20min
2

Célula 02: Projeto de Microarquitetura Pipelined RISC-V com Unidade de Adiantamento (Forwarding)

Caminho de dados de 5 estágios para RV32I em Verilog: estágios Fetch, Decode, Execute, Memory e Writeback, com circuito de detecção de hazard de dados e bypass direto de ULA para ULA.

5h 20min
3

Célula 03: Mecanismos Avançados de Predição de Desvio (Branch Prediction) e Execução Especulativa

Impacto das penalidades de desvio (branch penalty): preditores estáticos, preditores dinâmicos de 1 bit e 2 bits saturantes, Branch Target Buffer (BTB) e conceitos de execução fora de ordem (Out-of-Order - OoO).

5h 20min
4

Célula 04: Projeto de Cache de Instruções e Dados com Interface de Barramento Padrão AXI4/Wishbone

Caches integradas ao processador RISC-V: lógica de controle de miss, interface de barramento Wishbone/AXI4 para acesso à memória principal externa e coerência de escrita.

5h 20min
5

Célula 05: Fluxo de Design Físico ASIC Open Source: Do RTL ao GDSII com OpenLane e SkyWater 130nm

Síntese lógica com Yosys, mapeamento tecnológico, inserção de árvore de clock (CTS), floorplanning, place-and-route com OpenROAD, checagem de regras de design (DRC) e layout versus esquemático (LVS).

5h 20min
6

Célula 06: Laboratório Capstone Avançado: Tape-out Virtual de SoC RISC-V Completo com Periféricos

Validação completa pré-tape-out: simulação pós-layout com extração de parasitas (SPEF), validação de regras elétricas (ERC/DRC) e empacotamento do core pronto para fabricação em wafer.

5h 20min