Célula de Ensino evolução que gera resultados
Núcleo de Engenharia de Hardware, Arquitetura e Microeletrônica

Engenharia de Hardware de Computador: De C e Assembly à Microarquitetura e Multicore (Start)

Ao concluir este curso, o aluno será capaz de implementar programas de baixo nível em C e assembly com E/S e interrupções, analisar microarquiteturas de processadores com pipeline, avaliar hierarquias de cache e memória virtual, e comparar conceitos de sistemas multiprocessadores.

6 células 6h Iniciante
🚀 Escada de Valor • Pacotes & Credit Upgrade (R$ 29,99 a R$ 199,99)

Jornada Executiva: Engenharia de Hardware, Arquitetura de Computadores & Microeletrônica

Do curso base em Engenharia de Hardware (R$ 29,99) ao Master Internacional em Arquitetura de Processadores & RISC-V (R$ 199,99).

🎯 1. Porta de Entrada (R$ 29,99) Inicie pela Trilha Start (R$ 29,99) com baixo atrito financeiro e domine os fundamentos globais na prática.
💳 2. Abatimento no Upgrade (Credit Upgrade) 100% dos R$ 29,99 investidos na Trilha Start viram crédito imediato (cupom CHE29) para abater nas Trilhas 2, 3, 4 ou 5!
🌍 3. Certificação Dupla (PT-BR & EN) + ODS Certificados emitidos em Português e Inglês com competências alinhadas aos ODS da ONU para seu perfil global no LinkedIn.
Alinhamento ONU / Agenda Pós-2030: ODS 9 (Indústria, Inovação e Infraestrutura) ODS 4 (Educação Superior de Qualidade) ODS 8 (Trabalho Decente) ODS 17 (Parcerias Globais)
Nível 1 • 6h Trilha Atual

Engenharia de Hardware de Computador: De C e Assembly à Microarquitetura e Multicore (Start)

Programação C de baixo nível, ponteiros e pilha, linguagem assembly e código de máquina, sistemas de E/S com interrupções e MMIO, design digital combinatório e sequencial, ULA e caminho de dados do processador, pipeline com tratamento de hazards, hierarquias de memória cache (I-cache/D-cache) e virtual, Lei de Amdahl e paralelismo multicore.

R$ 29,99 Gera R$ 29,99 em crédito de upgrade
Selecionada
Sugestões CdE

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Engenharia de Hardware e Microeletrônica no Brasil: Projetos de SoCs, Lei de TICs e Indústria de Semicondutores R$ 59,90
Núcleo de Engenharia de Hardware, Arquitetura e Microeletrônica

Engenharia de Hardware e Microeletrônica no Brasil: Projetos de SoCs, Lei de TICs e Indústria de Semicondutores

O ecossistema brasileiro de semicondutores e hardware: marcos regulatórios e incentivos fiscais (Lei de TICs e Programa PADIS), polos de inovação em microeletrônica (Campinas, Porto Alegre, Santa Rita do Sapucaí e Recife), projeto de Sistemas em Chip (SoC) com barramentos industriais (AMBA AXI/AHB), encapsulamento e teste de circuitos integrados no país e desenvolvimento de placas de circuito impresso (PCB) com conformidade nacional.

📚 6 células ⏱️ 16h Intermediário
Design de Circuitos Digitais com Verilog/VHDL, Síntese em FPGAs e Simulação com ModelSim/EDA R$ 69,90
Núcleo de Engenharia de Hardware, Arquitetura e Microeletrônica

Design de Circuitos Digitais com Verilog/VHDL, Síntese em FPGAs e Simulação com ModelSim/EDA

Desenvolvimento e síntese de hardware digital com linguagens de descrição (HDLs): modelagem RTL com SystemVerilog e VHDL, projeto de Máquinas de Estados Finitos (FSM Mealy e Moore), arquitetura interna de FPGAs (LUTs, DSP slices, Block RAMs e PLLs), análise de temporização estática (Static Timing Analysis - STA, tempos de setup e hold, fechamento de timing), e criação de testbenches avançados com asserções (SVA) para validação formal em simuladores EDA.

📚 6 células ⏱️ 24h Intermediário / Avançado
Arquitetura Aberta RISC-V, Projeto de Processadores Pipelined e Tape-out ASIC com Ferramentas Open Source R$ 79,90
Núcleo de Engenharia de Hardware, Arquitetura e Microeletrônica

Arquitetura Aberta RISC-V, Projeto de Processadores Pipelined e Tape-out ASIC com Ferramentas Open Source

Engenharia de processadores de última geração com a arquitetura aberta RISC-V: especificação formal do ISA base RV32I/RV64I e extensões padrão (M para multiplicação, A para atômicos, C para instruções comprimidas), implementação completa de core pipelined de 5 estágios com unidade de adiantamento (hazard forwarding) e predição de desvio (branch prediction), e fluxo de síntese física ASIC open-source (OpenLane, Yosys, Magic, KLayout com PDK SkyWater 130nm) para preparação de tape-out de silício real.

📚 6 células ⏱️ 32h Avançado
Jornada da trilha

Células de aprendizagem

1

Célula 01: Programação C de Baixo Nível, Ponteiros e Linguagem Assembly (Registradores, Pilha e Instruções)

A relação íntima entre C e hardware: aritmética de ponteiros, alocação de memória na pilha (stack frame) e heap, passagem de parâmetros e convenções de chamada (ABI). Tradução de código C para assembly, registradores de propósito geral, codificação de instruções em código de máquina binário e arquitetura de conjuntos de instruções (ISA).

1h
2

Célula 02: Sistemas de Entrada e Saída (E/S), Temporizadores (Timers) e Mecanismos de Interrupção Mapeada em Memória (MMIO)

Comunicação com periféricos: portas de E/S dedicadas versus E/S mapeada em memória (Memory-Mapped I/O - MMIO). Configuração e controle de temporizadores (hardware timers), polling versus rotinas de serviço de interrupção (ISR), vetor de interrupções, prioridades e salvamento de contexto do processador.

1h
3

Célula 03: Design Digital e Circuitos Lógicos: Portas, Somadores, Redes Combinatórias, Sequenciais e Registradores

Álgebra booleana, simplificação lógica com mapas de Karnaugh e tabelas verdade. Circuitos combinatórios fundamentais: multiplexadores, demultiplexadores, decodificadores e somadores aritméticos (Half-Adder e Full-Adder). Circuitos sequenciais: latches, flip-flops D, registradores de deslocamento, bancos de registradores e sincronização por clock.

1h
4

Célula 04: Construção e Microarquitetura do Processador: ULA, Caminho de Dados (Datapath), Controle e Pipeline

Arquitetura interna da CPU: Unidade Lógica e Aritmética (ULA/ALU), caminho de dados monociclo e multiciclo, e decodificação na unidade de controle. Princípios do pipeline de 5 estágios (IF, ID, EX, MEM, WB): throughput de instruções, latência e resolução de hazards estruturais, de dados (forwarding/stalling) e de controle (branch prediction).

1h
5

Célula 05: Hierarquia de Memória: Cache de Instruções/Dados (Mapeamento e Escrita), Memória Virtual e TLB

Princípio da localidade temporal e espacial. Organização de caches: mapeamento direto, totalmente associativo e associativo por conjuntos; políticas de escrita (write-through vs. write-back; write-allocate vs. no-write-allocate) e taxas de hit/miss. Memória virtual: paginação, Translation Lookaside Buffer (TLB), tabelas de páginas multinível e tratamento de page faults.

1h
6

Célula 06: Laboratório Capstone: Paralelismo em Computadores, Lei de Amdahl, Processadores Multicore e Coerência de Cache

Taxonomia de Flynn (SISD, SIMD, MIMD) e limites teóricos da aceleração paralela pela Lei de Amdahl. Arquitetura de processadores multicore modernos: memórias compartilhadas, protocolos de coerência de cache (MESI / MOESI, snooping vs. baseado em diretório), sincronização por primitivas atômicas (Test-and-Set, Compare-and-Swap) e falsos compartilhamentos (false sharing).

1h